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ADM1166
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
Standard (Digital Output) Mode
(PDO1 to PDO10)
V OH
2.4
V PU ? 0.3
4.5
V
V
V
V PU (pull-up to VDDCAP or VPx) = 2.7 V, I OH = 0.5 mA
V PU to VPx = 6.0 V, I OH = 0 mA
V PU ≤ 2.7 V, I OH = 0.5 mA
V OL
I OL2
I SINK2
0
0.50
20
60
V
mA
mA
I OL = 20 mA
Maximum sink current per PDOx pin
Maximum total sink for all PDOx pins
R PULL-UP
I SOURCE (VPx) 2
16
20
29
2
kΩ
mA
Internal pull-up
Current load on any VPx pull-ups, that is, total source
current available through any number of PDO pull-up
switches configured onto any one VPx pin
Three-State Output Leakage
10
μA
V PDO = 14.4 V
Current
Oscillator Frequency
90
100
110
kHz
All on-chip time delays derived from this clock
DIGITAL INPUTS (VXx, A0, A1)
Input High Voltage, V IH
Input Low Voltage, V IL
Input High Current, I IH
Input Low Current, I IL
Input Capacitance
Programmable Pull-Down Current,
2.0
?1
5
20
0.8
1
V
V
μA
μA
pF
μA
Maximum V IN = 5.5 V
Maximum V IN = 5.5 V
V IN = 5.5 V
V IN = 0 V
VDDCAP = 4.75 V, T A = 25°C, if known logic state is required
I PULL-DOWN
SERIAL BUS DIGITAL INPUTS (SDA, SCL)
Input High Voltage, V IH
Input Low Voltage, V IL
2.0
0.8
V
V
Output Low Voltage, V OL2
0.4
V
I OUT = ?3.0 mA
SERIAL BUS TIMING 3
Clock Frequency, f SCLK
Bus Free Time, t BUF
Start Setup Time, t SU;STA
Stop Setup Time, t SU;STO
Start Hold Time, t HD;STA
SCL Low Time, t LOW
SCL High Time, t HIGH
SCL, SDA Rise Time, t R
SCL, SDA Fall Time, t F
Data Setup Time, t SU;DAT
Data Hold Time, t HD;DAT
1.3
0.6
0.6
0.6
1.3
0.6
100
250
400
300
300
kHz
μs
μs
μs
μs
μs
μs
ns
ns
ns
ns
Input Low Current, I IL
1
μA
V IN = 0 V
SEQUENCING ENGINE TIMING
State Change Time
10
μs
1
2
3
At least one of the VH and VPx pins must be ≥ 3.0 V to maintain the device supply on VDDCAP.
Specification is not production tested but is supported by characterization data at initial product release.
Guaranteed by design.
Rev. 0 | Page 6 of 32
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